Universidade Federal do Ceará
Programa de Pós-Graduação em Engenharia de Teleinformática

Defesa de Dissertação de Mestrado – Lucas Silva Nogueira

Título: On-Chip Monitoring of Integrated-Circuit Aging: Auto-Tuning Sensors and Distributed Integration in a RISC-V SoC

Data: 29/09/2026
Horário: 10:00
Local: meet.google.com/jiv-znsr-vga

Banca Examinadora:
Jarbas Aryel Nunes da Silveira (UFC, Presidente – Orientador)
Fabian Luis Vargas (IHP – Coorientador)
Giovanni Cordeiro Barroso (UFC)
Eduardo Augusto Bezerra (UFSC)

Resumo:
A redução das margens temporais produzida pelo envelhecimento de dispositivos e por estressores ambientais constitui uma preocupação central para a confiabilidade de circuitos integrados avançados. Margens de guarda fixas protegem contra a degradação prevista, mas não revelam como cada dispositivo fabricado evolui durante a operação e podem impor custos desnecessários de desempenho, potência ou área. Esta dissertação avança o monitoramento em chip da degradação de atraso por meio de sensores locais conectados em paralelo a caminhos lógicos funcionais e amostrados por um relógio com fase deslocada. A investigação desenvolve duas capacidades complementares em uma trajetória progressiva, desde a medição local adaptativa até a observabilidade distribuída em nível de sistema. Na primeira frente, um mecanismo de autoajuste executa uma varredura acionada da fase de amostragem e identifica o primeiro cruzamento discreto de janela temporal sem reprogramação manual. Implementado em FPGA, o sensor foi caracterizado sob variações controladas de tensão de alimentação e temperatura e, em seguida, avaliado por meio de burn-in acelerado. Ao longo da sequência de estresse relatada, o indicador temporal médio diminuiu de 1463,5 ps para 1080,0 ps, uma redução de 383,5 ps (26,2% em relação ao valor inicial). Uma demonstração funcional mostrou ainda que o sensor alcançou a proximidade de margem reportada nula antes que a lógica monitorada deixasse de operar corretamente, sustentando seu emprego como observável de alerta antecipado. Na segunda frente, o mesmo princípio de sensoriamento foi escalado para uma implementação funcional do SoC RISC-V Croc em um FPGA FinFET de 16 nm. Noventa e oito sensores foram distribuídos entre caminhos do processador, da interconexão OBI e da UART, e seu mapa de alarmes foi exposto por uma interface de barramento em chip e por um caminho externo de telemetria. Nesse protótipo, a fase selecionada durante a calibração permaneceu fixa ao longo de cada campanha de monitoramento, estabelecendo uma configuração estática na qual os checkpoints registram cruzamentos de janela temporal sem varredura adaptativa. Durante irradiação por raios X até aproximadamente 3 Mrad(SiO₂), sob as condições térmicas severas da campanha, foram observados cruzamentos associados ao transmissor UART e ao demultiplexador OBI, os quais voltaram a ocorrer em um checkpoint posterior de exposição. Em conjunto, os resultados demonstram dois blocos habilitadores para o gerenciamento do ciclo de vida do silício orientado por temporização: a extração adaptativa de um indicador temporal local e a observabilidade distribuída in situ em um SoC em operação. Embora avaliadas em protótipos distintos, as duas contribuições definem uma arquitetura coerente na qual sensores autoajustáveis poderão alimentar, em futuras implementações integradas, mecanismos em chip de análise, prognóstico e mitigação.

Palavras-chave: sensor de envelhecimento em chip; margem temporal; autoajuste; gerenciamento do ciclo de vida do silício; dose ionizante total.