Universidade Federal do Ceará
Programa de Pós-Graduação em Engenharia de Teleinformática

Título: ROBC – Uma Plataforma para Desenvolvimento de Códigos Corretores de Erro em SRAM Utilizando FPGA

Data: 19/02/2025
Horário: 14:00
Local: Auditório do LESC, Bloco 723 do Campus do Pici

Banca Examinadora:

Jarbas Ayel Nunes da Silveira (UFC, Orientador)
Giovani Cordeiro Barroso (UFC)
Cesar Augusto Missio Marcon (Instituição não informada)

Resumo:

O espaço apresenta um ambiente hostil e desafiador para qualquer tecnologia. As memórias Static Random Access Memory (SRAM) são especialmente afetadas pelos Single Event Effects (SEE), que podem causar bitflips. A solução mais eficaz para esse tipo de problema é o uso de componentes Radiation Hardening (Rad-Hard), porém os custos associados tornam sua utilização inviável em satélites CubeSat de baixo custo. Como alternativa, podem ser utilizados códigos corretores de erro para garantir a confiabilidade do sistema sem a necessidade de componentes Rad-Hard. Dentro desse contexto, esta dissertação teve como principal contribuição a pesquisa e o desenvolvimento de um payload para um nanosatélite no padrão CubeSat, projetado como uma plataforma de testes para o desenvolvimento e validação de códigos corretores de erro em memórias SRAM. O desenvolvimento da Printed Circuit Board (PCB) foi dividido em duas versões: a primeira envolveu a Proof of Concept (PoC) das interfaces de comunicação com memórias externas e fontes redundantes; a segunda etapa se concentrou no aperfeiçoamento dos circuitos e na robustez da PCB. Para cada etapa, foram realizados diversos testes de validação dos circuitos em ambiente controlado. Os testes laboratoriais conduzidos para avaliar o desempenho dos sistemas projetados mostraram que os circuitos funcionaram conforme o esperado, validando a robustez da solução e preparando o payload para futuras avaliações em simulações de ambiente espacial.

Palavras-chave: Nanossatélite; BitFlip; Código corretor de erro; FPGA; SRAM; Tolerância a falhas